일본 트랜지스터 모델 ‘HiSIM-SOTB’가 국제 표준으로 선정

KISTI 미리안 『글로벌동향브리핑』 2015-01-14

일본 국립 대학법인 히로시마대학 HiSIM연구센터가 독립행정법인 산업기술종합연구소(AIST)와 산-관 협력으로 개발한 트랜지스터 컴팩트 모델 ‘HiSIM-SOTB(Hiroshima university STARC IGFET Model Silicon-on-Thin BOX)’가 2014년 6월 20일 미국 워싱턴시에서 개최된 Silicon Integration Initiative (Si2)、Compact Modeling Coalition (CMC)의 약 2년에 걸친 국제표준화 활동 끝에 국제표준 모델로 선정되었다. 이에 따라 히로시마대학은 2015년 1월 9일 연구센터 홈페이지 (http://www.hisim.hiroshima-u.ac.jp)를 통해 HiSIM-SOTB를 일반공개하였다. SOTB-MOSFET는 직접회로의 동작전압을 저감하여 소비전력을 절감할 수 있는 트랜지스터 구조이다. SOTB-MOSFET는 2004년 주식회사 히타치 제작소와 Renesas Electronics 주식회사가 개발한 것으로, 2010년부터는 경제산업성, 독립행정법인 신에너지산업기술종합개발기구(NEDO)의 ‘저탄소사회 실현을 위한 초저전압 디바이스 프로젝트’의 일환인 초저전압 디바이스 기술연구조합(이하, LEAP)이 위탁받아 실용적인 CMOS 디바이스 개발이나 이를 이용한 회로 직접기술 개발을 실시하였다. ([그림 2]) 본 프로젝트에서 AIST는 SOTB-MOSFET를 이용한 집적회로 개발을 LEAP와 공동연구로 수행하였으며, 히로시마 대학은 AIST와 협력하여 SOTB 모델개발에 참여하였다. 히로시마대학 HiSIM연구 센터와 AIST의 나노일렉트로닉스 연구부문으로 이루어진 공동연구그룹은 히로시마대학에서는 트랜지스터 모델 개발을, AIST에서는 트랜지스터 특성 재현 검증을 수행하여 SOTB-MOSFET의 특성을 정확히 재현한 컴팩트 모델 HiSIM-SOTB 개발에 성공하였으며, 이는 트랜지스터 동작에 필요한 전압을 1V에서 0.4V로 대폭 끌어내리면서도 회로 동작을 정확하게 재현하였다. 집적회로의 저소비 전력화를 위해서는 MOSFET의 미세화에 따라 흘러나오는 전류가 급격하게 증가하는 단채널효과와 채널 내에서 도핑 원자수의 감소에 의해 특성 불규칙 확대가 큰 과제였다. 이에 대한 대책으로 실리콘 채널층을 매우 얇게 만들고(10nm), 동시에 도핑하지 않는 극박 SOI 트랜지스터가 개발되었지만, 원하는 특성을 얻기 위해서는 역치 전압을 조정하기 어렵다는 문제가 있었다. SOTB-MOSFET는 이를 해결한 것으로, 실리콘 채널층의 극박화를 추가하여 하부 절연체(BOX)층을 얇게 만들어 특성의 불규칙 분포를 적게 하면서, 기판 도핑 농도나 기판 바이어스 조정을 통해 트랜지스터의 특성을 이상적으로 조정할 수 있다. 그 결과 0.4V라는 저전원 전압동작으로 종래의 10분의 1정도의 전력소비로 집적회로를 실현할 수 있었다. 새롭게 개발한 SOTB-MOSFET를 이용하여 집적회로를 설계하기 위해서는 전원 전압을 0.4V로 대폭 내리는 경우에도 회로 동작을 정확하개 재현하는 트랜지스터 컴팩트 모델이 꼭 필요하였다. SOTB-MOSFET는 구조의 자유도가 매우 높고, 디바이스 구조에 따라 그 특성이 민감하게 변한다. ([그림 3]) 히로시마 대학은 2012년 국제표준에 선정된 HiSIM-SOI를 모든 디바이스 구조에 적용할 수 있도록 대폭 개량하여 HiSIM-SOTB를 개발하였다. HiSIM-SOTB는 극박막 SOI(실리콘 채널층)의 상부와 하부 및 기판 상부의 3곳의 표면 포텐셜을 푸아송 방정식으로 풀어 정확성을 높였다. 따라서 3차 뉴튼 방정식의 수치해를 안정적으로 구하는 난제를 해결할 필요가 있었지만, 적절한 알고리즘을 개발한 결과 기판농도의 변경이나 기판 바이어스의 인가에 의한 캐리어 분포의 변화를 정확하게 재현하는 것이 가능하게 되었다. 또한 컴팩트 모델의 이편성이 손상되지 않도록, 지장이 없는 부분은 효율적으로 근이식을 이용하여 계산하는 등 계산시간을 단축하기 위한 여러 가지 노력을 하였다. 극박막 SOI 트랜지스터의 개발은 전 세계적으로 연구되고 있으며, 그 실용화에 대해서는 이미 2010년 CMC에서 극박막 SOI 트랜지스터의 표준 트랜지스터 모델 선정을 시작하였다. CMC에서는 대학이 연구개발한 모델을 실제 기업이 집적회로 개발에 사용하였는지가 중점적으로 평가되었다. 평가는 LEAP가 CMC에서 제공한 SOTB-CMOS 디바이스 특성 데이터를 트랜지스터 모델에서 재현할 수 있는지와 실용적인 회로에서 안정적으로 시뮬레이션이 실행되는지를 통해 이루어졌다. 2012년 말, 최종 후보인 히로시마 대학의 HiSIM-SOTB와 버클리대학의 BSIM-IMG의 평가가 이루어졌다. 모델 평가에서는 HiSIM-SOTB는 AIST가, BSIM-IMG는 Microelectronics가 담당하였다. 얇은 BOX층에 관련된 현상은 복잡하기 때문에 두 모델 모두 이를 재현하는데에는 어려움이 있었다. 이에 평가기간을 1년 더 연장하여 모델의 개량 및 평가를 진행한 결과, 최종적으로는 두 모델 모두 CMC의 요구사항을 만족하여, HiSIM-SOTB와 BSIM-IMG의 모두 극박막 SOI 트랜지스터의 표준 트랜지스터로 선정되었다. 또한 2010년 당초 모델의 요구사항을 제작할 때, 얇은 BOX층에 대응하는 특성을 가진 곳은 AIST 밖에 없어 BOX 계면 채널 형성 등은 옵션 사양에 머물렀지만, 극박막 SOI 트랜지스터의 개발이 진전됨에 따라 얇은 BOX층의 필요성이 널리 인지되어 STMicroelectronics도 SOTB와 동등한 구조의 자사 디바이스의 특성 재현을 요구하게 되면서 사실상 요구사양이 되었다. LEAP가 실시한 NEDO 프로젝트를 통해 AIST와 일본 국내 대학은 SOTB-MOSFET을 이용한 여러 가지 회로를 설계했으며, 이를 LEAP가 시험제작에 활용하여 SOTB-CMOS의 저소비전력 실증을 수행하였다. AIST는 CMC의 표준화 활동과 함께, LEAP의 SOTB-MOSFET 특성을 재현한 HiSIM-SOTB 모델을 국내 대학에 제공하였다. AIST와 국내 대학은 LEAP에서 시험제작한 대규모의 논리회로 및 아날로그 디지털 혼재회로의 시뮬레이션에 HiSIM-SOTB를 활용하여 디바이스의 이점을 밝히고, 극저 전압동작에서의 실증을 실시하였다. 이를 통해 실제 회로 설계용 컴팩트 모델로 HiSIM-SOTB의 안정성과 실용성이 높다는 것이 증명되어, CMC뿐만 아니라 국내 연관기관에서도 높은 평가를 받았다. 지금까지 표준화는 CMC의 내부에서만의 활동이었던 것에 반해, 이번 AIST의 활동을 통해 일반 설계자들이 필요로 하는 모델을 표준화하는데 기여하게 되었다. 본 연구팀이 한정된 시간 내에 과제를 해결하고 HiSIM-SOTB를 표준화에 만족할만큼 완성도 있게 개발할 수 있었던 이유는 지금까지의 표준화 활동을 통해 산-관-학이 각각의 장점을 만들고 빠르게 협력체계를 구축할 수 있었기 때문이다. [그림 1] HiSIM 연구 센터에서 개발하고있는 콤팩트 모델 일람 [그림 2] SOTB-MOSFET의 구조도와 일반적인 MOSFET와의 비교 [그림 3] SOTB-MOSFET의 구조와 기판농도(NSUBB)를 변화시켰을 때 특성비교 : 좌측 그림은 기판농도 2X1017cm3에서 모델의 파라미터를 조정하여 2차원 수치결과를 재현한 결과이다. 우측은 좌측의 모델 파라미터 중에서 기판 농도만을 4X1016cm3로 낮춘 경우의 계산결과이다. 다른 파라미터의 조절 없이, 역치전압의 (-)측으로 이동이나, 기판 바이어스 Vbg의 변화에 대한 역치전압의 변화가 작게 되는 현상(기판개수의 저화)이 정확하게 재현되고 있다. fig1.png fig2.png fig3.png http://www.aist.go.jp/aist_j/press_release/pr2015/pr20150109/pr20150109.html